索尼推出首款三层960fps带三明治堆叠DRAM的相机

发布时间:2017年5月2日
撰稿人:退休研究员迪克·詹姆斯

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ISSCC会议去年2月,索尼发布了一份新闻稿“业界首款用于智能手机的带DRAM的3层堆叠CMOS图像传感器”. 关于图像传感器采用嵌入式DRAM(以加速图像数据处理)的传闻已经有好几年了,但到目前为止,还没有任何产品投入生产并在现实世界中问世。

细节在ISSCC会议上的一篇论文[1]中给出,它实际上看起来像真实的东西,因此这无疑引起了TechInsights内部图像传感器专家的注意。在移动世界大会上确认其生产状态,索尼宣布推出Experia XZ Premium和XZs手机,用动眼™ 摄像系统,每秒960帧。一有了Xperia XZs,我们就马上找到了它,将后向摄像头芯片横截面,你瞧,我们确实有一个三层结构;CMOS图像传感器(CIS)面对面地安装在DRAM上,与图像信号处理器(ISP)面对面。

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本产品简介总结了我们打算建立的可交付成果以及对部件的技术相关性的一些额外评论。

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不过,我们有点超前了,让我们看看索尼的新闻稿和ISSCC文件。

在早期的19mp图像传感器中,索尼使用了双数字/模拟转换器来数字化像素数据,现在我们采用了4层结构来提高读出速度,提高处理能力。DRAM用于临时存储高速数据,然后以传感器接口的最佳速率输出数据。这种设计使得它可以在1/120秒内读取1930万像素的静态图像,在电影模式下,它的速度可以达到1000帧/秒,分别比早期产品快4倍和8倍。此框图说明了信号路径。

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鉴于DRAM夹在CIS和ISP之间,高速数据必须通过内存芯片到ISP,然后在其通过I / F(接口)块之后ISP,以常规速度适用于应用处理器。

这是一个相当压缩的传感器操作版本;本文将详细介绍,包括960fps成像和慢动作的工作原理。索尼的示意图说明了这三个堆栈。

根据本文的研究,像素阵列在上模,DRAM阵列和行驱动器在中模,其余的块在下模。我们还没有所有三个模具的模具照片,但报纸上有一些图片。

索尼还告诉我们,CIS是采用90nm,1Al,5Cu技术制造的,DRAM是1Gb,30nm(3Al,1W)器件,ISP是40nm,1Al,6Cu器件。毫无疑问,要在不浪费硅面积的情况下,将所需的所有功能集成到三个尺寸相同的芯片中是一个挑战。

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如果DRAM芯片上也有CIS行驱动程序,那么它一定是作为定制部件设计的,而不是我们近年来看到的支持TSV(TSV=通过硅通孔)的商品DRAM之一。索尼的横截面还显示,中心模具有一个厚厚的背面氧化物和着陆垫的TSV下来从CIS以上。

We can also see (if the scale bar is accurate), that the CIS and DRAM die substrates have been thinned down to ~2.6 µm, normal for a back-illuminated CIS (BI-CIS), but that’s the thinnest DRAM we have ever seen. Our own image (above) confirms that the CIS and DRAM silicon are of the same order in thickness, and the landing pads are also visible.

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下一个问题是 - TSV在堆栈中如何形成?我们的第一个横截面刚刚走出实验室,他们看起来很熟悉。CIS / DRAM连接似乎是我们在早期几代索尼背光(BI)CIS设备中看到的TSV的上环绕形式。

这里有两层tsv,将CIS中的6金属堆栈连接到DRAM芯片的M1。我们没有将CI直接连接到ISP的扩展TSV的横截面,尽管有TSV通过DRAM连接到ISP的顶部金属。

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CIS / ISP连接似乎可以使用DRAM着陆垫层作为互连,以避免在形成完整堆叠之后钻孔钻孔的挑战。

对IMX400的进一步分析正在进行中,到时候我们将有关于CIS本身以及包堆栈的报告。从行业角度来看,索尼再次突破了手机摄像头的极限。今年晚些时候的一个大问题是——我们会在下一代iPhone中看到这一点吗?

参考文献:

[1] T. Haruta等,“A 1 / 2.3英寸20mpixel 3层堆叠CMOS图像©2017 IEEE传感器与DRAM”,Proc。ISSCC 2017,Paper 4.6

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